(지디넷코리아=장경윤 기자)차세대 고대역폭메모리 HBM4 시장을 놓고 삼성전자와 SK하이닉스 간 주도권 경쟁이 치열합니다. AI 시대의 핵심 인프라로 성장한 HBM4는 글로벌 메모리 1위 자리를 놓고 벌이는 삼성과 SK의 자존심이 걸린 한판 승부이자 대한민국 경제의 미래이기도 합니다. HBM4 시장을 기점으로 차세대 메모리 기술은 물론 공급망까지 두 회사의 미래 AI 비전이 완전히 다른 양상으로 흘러갈 수 있기 때문입니다. 지디넷코리아가 창과 방패의 싸움에 비유되는 삼성과 SK 간 치밀한 AI 메모리 전략을 4회에 걸쳐 진단해 봅니다. (편집자주)
주요 반도체 기업들이 20단 적층이 필 바다이야기룰 요한 차세대 고대역폭메모리(HBM) 두께 표준을 완화하는 방안을 논의 중인 것으로 파악됐다. 올해 본격 상용화되는 HBM4(6세대 HBM)의 두께인 775마이크로미터(μm)를 넘어, 825~900마이크로미터 수준까지 거론되고 있는 상황이다.
6일 지디넷코리아 취재를 종합하면 국제반도체표준화기구(JEDEC) 참여사들은 차세대 HBM의 두께를 게임릴사이트 기존 대비 크게 완화하는 방안을 논의 중이다.



삼성전자 HBM4(사진=삼성전자)


차세대 HBM 두께 표준,?825~900μm 이상 논의
HBM은 여러 개의 D램을 수직으로 적층한 뒤, 각 D램 사 황금성슬롯 이를 미세한 범프로 연결한 차세대 메모리다.
앞서 HBM 표준은 HBM3E까지 두께가 720마이크로미터였으나, HBM4에 들어서며 775마이크로미터로 상향된 바 있다. HBM4의 D램 적층 수가 12단·16단으로 이전 세대(8단·12단) 대비 더 많아진 것이 주된 영향을 미쳤다.
나아가 업계는 HBM4E·HBM5 등 D램 릴게임하는법 을 20단 적층하는 차세대 HBM의 표준 두께 완화를 논의하고 있다. 현재 거론되고 있는 두께는 825마이크로미터에서부터 900마이크로미터 이상이다. 900마이크로미터 이상으로 표준이 제정되는 경우, 이전 상승폭을 크게 상회하게 될 전망이다.
반도체 업계 관계자는 "JEDEC에서는 제품이 상용화되기 1년~1년 반 전에 중요한 표준을 제정해 사이다쿨접속방법 야 하기 때문에, 현재 차세대 HBM 두께에 대한 논의가 활발히 진행되고 있다"며 "벌써 900마이크로미터 이상의 두께까지 거론되는 상황"이라고 말했다.
JEDEC은 반도체 제품의 규격을 정하는 국제반도체표준화기구다. 삼성전자, SK하이닉스, 마이크론 등 메모리 기업은 물론 인텔, TSMC, 엔비디아, AMD 등 전세계 주요 반도체 기업들이 참여하고 있다.
당초 업계는 HBM의 두께 상승을 매우 엄격히 제한해 왔다. HBM이 무한정 두꺼워질 경우, 함께 수평으로 집적되는 GPU 등 시스템반도체와의 두께를 동일하게 맞추기 어려워진다. D램 간 간격이 너무 멀어지면 데이터 전송 통로가 길어져, 성능 및 효율이 저하되는 문제도 발생한다.
때문에 메모리 기업들은 HBM 두께를 완화하기 위한 갖가지 기술을 시도해 왔다. 코어 다이인 D램의 뒷면을 얇게 갈아내는 씨닝 공정, D램 간 간격을 줄이기 위한 본딩 기술 등이 대표적이다.
메모리·파운드리 모두 HBM 두께 표준 완화 원해
그럼에도 반도체 업계가 차세대 HBM의 두께 완화를 적극 논의하는 데에는 크게 두 가지 이유가 있다.
우선 차세대 HBM이 20단으로 적층되기 때문이다. 기존 업계에서 채용해 온 씨닝 공정, D램 간 간격을 줄이는 본딩 기술 등으로는 HBM을 더 얇게 만드는 데 한계를 보이고 있다.
주요 파운드리 기업인 TSMC의 신규 패키징 공정도 영향을 미치고 있다는 분석이다. 현재 TSMC는 HBM과 GPU를 단일 AI 가속기로 패키징하는 2.5D 공정(CoWoS)을 사실상 독점으로 수행하고 있다. 2.5D란, 칩과 기판 사이에 넓다란 인터포저를 삽입해 패키징 성능을 높이는 기술이다.



TSMC의 2.5D 패키징 기술인 CoWoS 개념도. TSMC-SoIC(우측)의 경우 시스템반도체를 3D 적층해 HBM과 연결한다. (사진=TSMC)


TSMC가 구상 중인 2.5D 패키징의 다음 세대는 'SoIC(system-on-Integrated Chips)'다. SoIC는 시스템반도체를 매우 미세한 간격으로 수직(3D) 적층한다. AI 가속기에 적용되는 TSMC-SoIC의 경우 적층된 시스템반도체와 HBM을 결합하는 구조다.
TSMC-SoIC가 적용되면 시스템반도체의 두께는 기존 775마이크로미터에서 수십 마이크로미터 이상 두꺼워지게 된다. HBM의 두께 표준도 자연스럽게 완화될 수밖에 없는 구조다. 현재 엔비디아·아마존웹서비스(AWS) 등이 TSMC-SoIC 채택을 계획 중인 것으로 알려졌다.
반도체 업계 관계자는 "단순히 메모리 공급사만이 아닌, 파운드리 기업 입장에서도 차세대 HBM 두께 완화에 대한 니즈가 있다"며 "실제 채택 가능성을 확언할 수는 없는 단계이지만, 주요 기업들 사이에서 논의가 오가는 것은 사실"이라고 설명했다.
업계 "하이브리드 본딩 수요 낮아질 수 있어"
업계는 해당 논의가 하이브리드 본딩과 같은 신규 본딩 공정의 도입 속도를 늦추는 요인이 될 것으로 해석하고 있다. 본딩은 HBM 내부의 각 D램을 접합하는 공정으로, 현재는 열과 압착을 이용한 TC 본딩이 주류를 이루고 있다.
하이브리드 본딩은 칩과 웨이퍼의 구리 배선을 직접 붙이는 기술이다. D램 사이사이에 범프를 쓰지 않아 D램간 간격이 사실상 '0'에 수렴한다. HBM 전체 패키지 두께를 줄이는 데 매우 유리한 셈이다.



하이브리드 본딩의 개념도. 기존 본딩(좌측)에서 칩 사이의 범프를 제거해, 전체 패키징 두께를 줄이는 방안을 설명하고 있다. (사진=XPERI)


다만 하이브리드 본딩은 기술적 난이도가 매우 높다. ▲각 칩을 공백없이 접합하기 위해서는 칩 표면의 미세한 오염물질을 모두 제거해야 하고 ▲칩 표면을 완벽히 매끄럽게 만드는 CMP(화학기계연마) 공정 ▲각 구리 패드를 정확히 맞물리게 하는 높은 정렬도를 갖춰야 한다. 20개에 달하는 칩을 모두 접합하는 과정에서 수율도 급격히 하락할 수 있다.
때문에 주요 메모리 기업들은 하이브리드 본딩을 지속 연구개발해왔으나, 아직까지 HBM 제조 공정에 양산 적용하지는 않고 있다. 하이브리드 본딩을 가장 적극적으로 개발 중인 삼성전자도 빨라야 HBM4E 16단에서 해당 기술을 일부 적용할 것으로 전망된다.
이러한 상황에서 차세대 HBM의 두께 표준이 완화되면 메모리 기업들은 TC 본더를 통한 HBM 양산을 지속할 가능성이 크다.
반도체 업계 관계자는 "업계에서는 HBM 두께가 50마이크로미터 이상만 완화돼도 20단 적층 HBM을 구현할 수 있다는 의견도 나오고 있는 상황"이라며 "하이브리드 본딩이 도입되더라도 기존 설비를 전면 교체할 수 없고, 투자에 막대한 비용이 드는 만큼 메모리 기업들이 차세대 HBM 두께 완화에 우호적인 것으로 안다"고 말했다.
장경윤 기자(jkyoon@zdnet.co.kr)